加州山景城2019年11月12日 /美通社/ --
重点：
台积公司5奈米 FinFET 强化版（N5P）制程技术上开发的DesignWare PHY IP核包括USB、DisplayPort、DDR、LPDDR、HBM、PCI Express、Ethernet、MIPI和HDMI
台积公司N5P工艺上开发的DesignWare基础IP核包括高速、面积优化和低功耗的嵌入式存储器、逻辑库和一次性可编程非易失性存储器。
STAR Memory System™采用针对5nm FinFET晶体管缺陷的新算法，可有效测试、修复和诊断嵌入式存储器
新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）近日宣布与台积公司(TSMC)达成合作，在其5奈米 FinFET 强化版（N5P）制程技术上开发一系列广泛的DesignWare®接口IP核、逻辑库、嵌入式存储器和一次性可编程非易失性存储器(NVM)IP核。依托台积公司5奈米（N5）制程开发的DesignWare IP核解决方案，设计人员能够在移动和云计算设计方面实现性能、密度和功耗目标。此次合作进一步强化了两家公司长期合作关系，为设计人员提供降低风险、实现芯片差异化和加快产品上市所需的高质量IP核。
台积公司设计基础架构管理部高级总监Suk Lee 表示：“近20年来，台积公司一直与新思科技紧密合作，在最先进的工艺上提供经验证的广泛DesignWare IP核，帮助共同客户加快推出产品。我们对此次合作成果感到非常满意，它令设计人员能够加快其先进的移动和云计算芯片项目的进度，同时获得台积公司最新业界领先制程技术所带来的全面性能和功耗优势，。”
新思科技解决方案事业部营销副总裁John Koeter 表示：“作为接口IP核的领先供应商，新思科技持续在最新工艺技术开发高质量IP核方面进行重大投资，让设计人员能够获得性能、功耗和面积优势，实现芯片差异化。我们与台积公司合作利用N5P制程开发新思科技DesignWare IP核，帮助设计人员实现其积极的设计目标并加快项目进度。”
上市
基于台积公司N5P制程上开发的DesignWare接口和基础IP核定于2019年第四季度推出。
新思科技DesignWare IP简介
新思科技是面向芯片设计提供高质量硅验证IP解决方案的领先供应商。新思科技广泛的DesignWare IP组合包括逻辑库、嵌入式存储器、嵌入式测试、模拟IP、有线和无线接口IP、安全IP、嵌入式处理器和子系统。为了加速原型设计、软件开发以及将IP整合进芯片，新思科技IP Accelerated计划提供IP原型设计套件、IP软件开发套件和IP子系统。新思科技对IP质量的广泛投资、全面的技术支持以及强大的IP开发方法使设计人员能够降低整合风险，并加快上市时间。垂询新思科技DesignWare IP详情，请访问https://www.synopsys.com/zh-cn/designware-ip.html。
新思科技简介
新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）是众多创新型公司的Silicon to Software™（“芯片到软件”）合作伙伴，这些公司致力于开发我们日常所依赖的电子产品和软件应用。作为全球第15大软件公司，新思科技长期以来一直是电子设计自动化(EDA)和半导体IP领域的全球领导者，并且在软件安全和质量解决方案方面也发挥着越来越大的领导作用。无论您是创建高级半导体的芯片(SoC)设计人员，还是编写需要最高安全性和质量的应用程序的软件开发人员，新思科技都能够提供您所需要的解决方案，帮助您推出创新性的、高质量的、安全的产品。有关更多信息，请访问www.synopsys.com。
前瞻性声明
本新闻稿包含1934年《证券交易法》第21E款所界定的前瞻性声明，包括利用台积公司N5P 制程技术开发的DesignWare接口和基础IP相关预期发布及相关效益的声明。这些IP包括USB、DisplayPort、DDR、LPDDR、HBM、PCI Express、以太网、MIPI和HDMI。所有非历史事实声明都可能被视作前瞻性声明。这些声明涉及已知和未知风险、不确定性及其他因素，可能导致实际结果、时间表或者成果与前瞻性声明中表述或暗示的内容产生巨大差异。这些风险和不确定性包括产品时间表和开发计划，或互操作性、性能和功率问题。有关其他可能适用的风险和不确定性，请参见新思科技最近提交的10-Q表季度报告中的“风险因素”部分。新思科技没有义务公开更新任何前瞻性声明，也无责任提供真实结果与前瞻性声明产生显著差异的原因，即使未来可以获得新的信息。
编辑联系人：
Camille Xu
新思科技
电邮：wexu@synopsys.com
Norma Sengstock
新思科技
电邮：norma@synopsys.com
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